半導體的生產過程可分為晶圓制造工序（Wafer Fabrication）、封裝工序（Assembly）、測試工序（Test）等幾個步驟。其中晶圓制造工序為前道（Front End）工序，而封裝工序、測試工序為后道（Back End）工序。封裝是指將晶圓廠生產加工后的晶圓進行切割、焊接、塑封，使芯片內部電路與外部器件實現連接，并為半導體產品提供機械保護，使其免受物理、化學等環境因素損傷的工藝。測試是指利用專業設備，對半導體產品進行功能和性能測試。
半導體是電子終端產品的關鍵組成部分，產業鏈可分為設計、制造、封測三大環節。半導體設計人員根據需求完成電路設計和布線（Electronic Design Automation，EDA），晶圓廠在硅等基材上完成這些電路的制造，刻好電路圖的晶圓再送到封測廠進行封裝和測試，檢測合格的產品便可應用于終端產品中。
半導體企業的經營模式可分為垂直整合和垂直分工兩大類。采用垂直整合模式（Integrated Device Manufacturer，IDM）的企業可以獨立完成芯片設計、晶圓制造、封裝和測試等生產環節，代表企業包括英特爾、三星、華潤微等。
垂直分工模式為Fabless設計+Foundry制造+OSAT封測。Fabless芯片設計公司采用無晶圓廠模式，只負責研發設計和銷售，將晶圓制造、封裝、測試外包出去，代表企業包括高通、英偉達等；Foundry晶圓代工廠僅負責晶圓制造，代表企業包括臺積電、中芯國際等；OSAT（Outsourced Semiconductor Assembly and Testing）為外包封測企業，僅負責封裝測試環節，代表企業包括日月光、安靠、長電科技等。
在半導體封裝中，根據封裝互連的不同，可分為引線鍵合WB（適用于引腳數3-257）、倒裝焊FC（適用于引腳數6-16000）、載帶自動焊TAB（適用于引腳數12-600）和埋入式Embedding。引線鍵合是用金屬焊線連接芯片電極和基板或引線框架等。倒裝焊是在芯片的電極上預制凸點，再將凸點與基板或引線框架對應的電極區相連。載帶自動焊是將芯片上的凸點與載帶上的焊點焊接在一起，再對焊接后的芯片有源電路面上進行密封保護的一種封裝技術。埋入式是將芯片嵌入基板內層中。
目前，引線鍵合技術因成本相對低廉，仍是主流的封裝互聯技術，但它不適合對高密度、高頻有要求的產品。倒裝焊接技術適合對高密度、高頻及大電流有要求的產品，如電源管理、智能終端的處理器等。TAB封裝技術主要應用于大規模、多引線的集成電路的封裝。
根據技術先進性，封裝技術可分為傳統封裝技術和先進封裝技術兩大類。傳統封裝技術包括DIP、SOP、QFP、WB BGA等，先進封裝技術包括FC、WLP、FO、2.5/3D封裝、SiP、Chiplet封裝等。
隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進封裝是后摩爾時代的必然選擇。
倒裝（Flip Chip，FC）技術由IBM在20世紀60年代研發出來，20世紀90年代后期形成規?；慨a，主要應用于高端領域產品。隨著銅柱凸塊技術的出現，結合消費電子產品的快速發展和產品性能的需求，越來越多的產品轉向倒裝芯片封裝。
所謂“倒裝”是相對于傳統的金屬線鍵合連接方式（Wire Bonding，WB）而言的。傳統WB工藝，芯片通過金屬線鍵合與基板連接，有源面朝上；倒裝芯片工藝是指在芯片的I/O焊盤上直接沉積，或通過RDL布線后沉積凸塊（Bump），然后將芯片翻轉，進行加熱，使熔融的焊料與基板或框架相結合，芯片有源面朝下。與WB相比，FC封裝技術的I/O數多；互連長度縮短，電性能得到改善；散熱性好，芯片溫度更低；封裝尺寸與重量也有所減少。
倒裝芯片工藝流程中晶圓減薄、芯片倒裝和底部填充是關鍵工藝。在倒裝芯片的工藝中，晶圓來料上已經完成了凸塊的制作，因此晶圓正面并不平整。由于晶圓沒有凸塊的區域是空心結構，所以研磨過程中，晶圓會產生振動，容易造成晶圓龜裂甚至破片，尤其是超薄晶圓的研磨，目前一般采用底部填充工藝技術來解決該問題。
在芯片倒裝工藝中，需要采用高精度坐標對準技術將芯片上的凸塊焊接在高密度線路基板上，在此過程中，各方應力相互拉扯，基板容易產生翹曲現象，這會造成焊接出現偏移、冷焊、橋接短路等質量問題。底部填充是在芯片、凸塊及基板三種材料之間填充底部材料，以避免三種材料因膨脹系數不同而產生剪應力破壞，底部填充的關鍵因素是黏度、溫度、流動長度與時間。
凸塊工藝（Bumpping）被稱為中道工序，是先進封裝的核心技術之一。通過高精密曝光、離子處理、電鍍等設備和材料，基于定制的光掩模，在晶圓上實現重布線，允許芯片有更高的端口密度，縮短了信號傳輸路徑，減少了信號延遲，具備了更優良的熱傳導性及可靠性。主流的凸塊工藝均采用晶圓級加工，即在整塊晶圓表面的所有芯片上加工制作凸塊，晶圓級凸塊工藝包括蒸鍍方式、印刷方式和電鍍方式三種，目前業界廣泛采用的是印刷方式和電鍍方式。晶圓代工廠在凸塊工藝方面具有一定優勢。
晶圓級封裝（Wafer Level Packaging，WLP）直接在晶圓上進行大部分或全部的封裝測試程序，之后再進行切割制成單顆芯片。采用這種封裝技術，不需要引線框架、基板等介質，芯片的封裝尺寸減小，批量處理也使生產成本大幅下降。
WLP可分為扇入型晶圓級封裝（Fan-In WLP）和扇出型晶圓級封裝（Fan-Out WLP）兩大類。扇入型直接在晶圓上進行封裝，封裝完成后進行切割，布線均在芯片尺寸內完成，封裝大小和芯片尺寸相同；扇出型則基于晶圓重構技術，將切割后的各芯片重新布置到人工載板上，芯片間距離視需求而定，之后再進行晶圓級封裝，最后再切割，布線可在芯片內和芯片外，得到的封裝面積一般大于芯片面積，但可提供的I/O數量增加。
扇出（Fan Out，FO）是相對扇入而言，“扇入”只能向內走線，而在扇出型封裝中，既可以向內走線，也可以向外走線，從而可以實現更多的I/O，以及更薄的封裝。目前量產最多的是晶圓級扇出型產品。扇出型封裝工藝主要分為Chip first和Chip last兩大類，其中Chip first又分Die down和Die up兩種。
扇出型封裝生產工藝的關鍵步驟包括芯片放置、包封和布線。芯片放置對速度和精度的要求很高，放置速度直接決定生產效率，從而影響制造成本；放置精度也是決定后續布線精度的關鍵性因素。包封需要對包封材料進行填充和加熱，這一過程不僅可能導致已放置好的芯片發生移位，還有可能因包封材料與芯片的膨脹系數的不同而造成翹曲，這兩者都會影響后續的布線環節。布線成功率是決定最終封裝成品率的關鍵因素，另一方面，布線設備是整個生產設備中最昂貴的，對制造成本的影響很大。
根據封裝芯片數量，扇出型封裝分為晶圓級扇出型（Fan-out Wafer Level Packaging,FOWLP）和板級扇出型技術（Fan-out Panel Level Packaging,FOPLP），FOWLP對單個芯片進行封裝，FOPLP對多個芯片進行封裝。雖然FOPLP的增速更快，FOWLP在未來幾年仍占主導。根據Yole的數據，2019-2025年FOPLP的CAGR達57%，FOWLP的CAGR為14%，但FOWLP在2025年的占比仍會在2/3以上。eWLB（Embedded Wafer Level Ball Grid Array）是目前量產規模最大的晶圓級扇出型封裝。
3D封裝又稱為疊層芯片封裝技術，是指在不改變封裝體尺寸的前提下，在同一個封裝體內于垂直方向疊放兩個以上芯片的封裝技術，它起源于快閃存儲器(NOR/NAND)及SDRAM的疊層封裝，可以實現不同類型芯片的異質集成，目前在存儲芯片上已有較多應用。
3D封裝可采用凸塊或硅通孔技術（Through Silicon Via，TSV），TSV是利用垂直硅通孔完成芯片間互連的方法，由于連接距離更短、強度更高，能實現更小更薄而性能更好、密度更高、尺寸和重量明顯減小的封裝，而且還能用于異種芯片之間的互連。
2.5D封裝是在基板和芯片之間放一個硅中間層，這個中間層通過TSV連接上下部分。
系統級封裝（System in Package，SiP）是將多種功能芯片，包括處理器、存儲器、FPGA等功能芯片集成在一個封裝內，從而實現一個基本完整的功能。與系統級芯片（System on Chip，SoC）相對應，不同的是系統級封裝是采用不同芯片進行并排或疊加，其實現需要多種封裝技術配合，而SoC則是是在同一芯片、同一種工藝下完成的高度集成的芯片產品。
異質集成Chiplet是針對芯片尺寸越大，缺陷越多的基礎上，為增加良率而從系統端出發，將復雜功能進行分解成，繼而開發出多種具有單一特定功能、可相互進行模塊化組裝的裸芯片，如實現數據存儲、計算、信號處理、數據流管理等功能，并最終以此為基礎，建立一個Chiplet的芯片網絡，將每一顆裸芯片互聯起來。
隨著摩爾定律的放緩，異質集成和各種大趨勢（包括5G、AI、HPC、物聯網等）推動著先進封裝市場強勢發展。根據Yole的數據，全球封測行業市場規模保持平穩增長，預計從2019年的680億美元增長到2025年的850億美元，年均復合增速約4%。2019年全球先進封裝市場規模約290億美元，預計2025年增長到420億美元，年均復合增速約6.6%。全球晶圓級封裝2019年的市場規模為33億美元，預計2025年增加到55億美元。2019年全球SiP封裝的市場規模為134億美元，預計2025年增加到188億美元。
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