文章轉自:艾邦半導體網
隨著晶圓代工制程不斷縮小，摩爾定律逼近極限，先進封裝是后摩爾時代的必然選擇，據Yole數據顯示，2021年全球先進封裝市場總營收達321億美元，同比增幅高于2020年。預計到2027年，全球先進封裝市場總營收將增長至572億美元，年復合增長率將達到10%。其中，2.5D/3D堆疊IC是增長最快的技術。 SiP（System in Package，系統級封裝）是基于SoC的一種新型的封裝技術，它將一個或多個裸片及無源器件構成的高性能模塊封裝在一個殼體內。這些芯片和器件以2D、2.5D或3D的方式整合在一個襯底上，并具備一個系統的功能從而使封裝由單一芯片進入系統級芯片。 從集成度而言，一般情況下， SoC 只集成 AP 之類的邏輯系統，而 SiP 集成了AP+mobile DDR，某種程度上說 SIP=SoC+DDR，隨著將來集成度越來越高， emmc也很有可能會集成到 SiP 中。 （圖片來源：wiki）
隨著消費者對便攜式產品的需求愈加廣泛，SiP技術在WIFI、藍牙、內窺鏡膠囊、數碼相機的CMOS影像傳感器以及軍事設備，如雷達系統等眾多領域得到了應用。
SiP涉及多種新型封裝技術，如超緊密度SMT、PoP/PiP技術、超薄晶圓處理、嵌入式技術、芯片堆疊技術、芯片倒裝技術以及硅穿孔技術（TSV）等。
上圖顯示了一個典型的2.5D封裝芯片結構，其包含TSV, C4 Bump, BGA球等，其封裝失效點可能出現在PCB引線、封裝引線、硅中介層(Si Interposer)、TSV、Micro-bump等。
其中，硅通孔封裝（Through Silicon Via, TSV）互連是集成電路中一種系統級架構的新方法，是2.5D和3D封裝中堆疊芯片實現互連的關鍵技術解決方案。
TSV可堆疊多片芯片，在芯片鉆出小洞，從底部填充入金屬, 硅晶圓上以蝕刻或激光方式鉆孔，再以導電材料如銅、多晶硅、鎢等物質填滿。TSV能夠使芯片在三維方向堆疊，通過垂直互連減小互聯長度，減小信號延遲，降低芯片的電容和電感，實現芯片間的低功耗高速通訊，增加寬帶和實現器件集成的小型化，是公認的第四代封裝互連技術。
隨著3D集成成為微電子封裝的主流，芯片的體積越來越小，而集成度越來越高，對失效分析手段提出了挑戰，也對故障高分辨率定位能力的需求逐漸增大。
對于TSV封裝來說，如果組成垂直結構的一部分失效，則必須丟棄整個結構，這會使通過TSV互連的芯片系統制造起來更加昂貴。對于失效位置的精確定位成為TSV芯片失效分析迫切解決的問題。
TSV填充空洞產生在TSV通孔填充結構中，將導致TSV互連電阻增加，甚至導致SiP組件開路失效，如果空洞產生在絕緣層內，如TSV的側壁，將導致TSV和硅襯底間短路，產生漏電流。這種因填充不完全導致的空洞，是TSV工藝缺陷最普遍的問題。其主要原因在于，電鍍時TSV通孔底部存在氣泡，在TSV電鍍Cu過程中，Cu填充過程是由側壁向中間進行的，而Cu的沉積速率隨電鍍電流密度的增大而加快，由于TSV通孔口處的電鍍電流密度較大，使得通孔口處的Cu比中間更早填充滿，導致TSV通孔底部因不能繼續填充而產生空洞，可以利用真空預處理顯著改善TSV電鍍效果。使Cu填充率接近100%。另外，刻蝕工藝產生的貝殼效應導致孔壁不平整、潤濕不良，也是形成TSV填充空洞的一個關鍵因素。
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